一、SSI-stacked silicon interconnect硅片堆叠互联1.SSI硅片堆叠互联技术指的是将多个Die通过互联和制造技术到一个chip中2.在xilinx的tcl控制台使用get_slrs来获取SLR超级逻辑区域数量Silicon Interposer作为硅中间层Silicon Interposer硅中介层位于封装基板上方FPGA裸片下方的薄层。这个是一块无源的硅片内部包含多层高密度金属布线和垂直导电通道TSV。它相当于一个“芯片级的高密度PCB”负责将多个FPGA裸片并排连接起来。FPGA Die (SLR)SLR0、SLR1、SLR2、SLR3。这意味着原本需要制造一整块超大芯片的FPGA被拆分成了4个独立的、可单独测试的FPGA切片。图中它们并排贴装在中介层上共同构成一个完整的超大容量FPGA。FPGA设计逻辑横跨多个SLR的问题额外延迟跨SLR通信会引入“Inter-SLR Compensation (ISC)”惩罚-。具体延迟取决于穿越方式垂直穿越消耗1条SLL延迟约8-11ns而最坏情况的对角线穿越非相邻SLR延迟可达10-16ns-12。时钟频率下降这种高延迟会直接压低设计的最大时钟频率Fmax。研究指出跨SLR的数据通路可能需要将目标频率限制在450MHz以下-。在复杂设计中频繁的跨域甚至可能导致时钟频率从450MHz骤降至230MHz-。布线拥塞与关键路径跨SLR的连接会占用宝贵的SLL资源在边界处极易形成布线拥塞进一步恶化时序-。跨越两个SLR的路径即使中间插入了寄存器也可能成为关键路径限制整个系统的性能。SLL资源稀缺SLL是跨SLR通信的唯一数据连接资源非常有限例如每个边界约23k条是设计中需要精打细算的紧张资源-。功耗上升SLL线由于尺寸更大其单位功耗高于SLR内部互连。设计中应尽可能避免或减少使用SLL以控制功耗二、xilinx的FPGA芯片采用了多SSI堆叠技术的芯片利用堆叠硅片互联技术的 Virtex-7 FPGA 器件 Virtex-7 FPGA Virtex-7 T 7V585T 7V1500T 7V2000T Virtex-7 XT 7VX330T 7VX415T 7VX485T 7VX550T 7VX690T 7VX980T 7VX1140T Virtex-7 HT 7VH290T 7VH580T 7VH870T三、逻辑设计要注意的问题SSI stacked Silicon Interconnect硅片堆叠技术SLR Super Logic Region超级逻辑区域SLR也就是一个FPGA的逻辑Die;在某些xilinx的FPGA芯片器件中使用对接硅片互联SSI技术这类器件中全部可用资源被划分为多个超级逻辑区域SLR.使用 SSI 技术器件时重要的是确保 Vivado HLS 创建的逻辑适用于单一 SLR 内。SSI (Stacked Silicon Interconnect)赛灵思用于将多个芯片die集成在单个封装内的技术。它本质上是将多个FPGA芯片“缝合”在一起使其表现得像一个大型FPGA。优势突破单芯片光罩尺寸限制容量更大。SLR (Super Logic Region)SSI芯片内的单个芯片die或逻辑区域。一个SSI器件由多个SLR组成。SLR利用率 vs. 器件总利用率Vivado报告会显示资源使用在单个SLR层面的分布以及整个芯片的汇总情况。布局Placement与布线Routing必须考虑SLR边界。跨越SLR边界进行通信通过硅中介层或SSI接口在延迟、带宽和时序收敛方面需要付出高昂代价。SLR之间的布线资源有限且速度较慢。拥塞/布线Congestion/RoutingSLR间的布线跨SLR布线是有限的会成为瓶颈。 xilinx的SSI堆叠技术
一、SSI-stacked silicon interconnect硅片堆叠互联1.SSI硅片堆叠互联技术指的是将多个Die通过互联和制造技术到一个chip中2.在xilinx的tcl控制台使用get_slrs来获取SLR超级逻辑区域数量Silicon Interposer作为硅中间层Silicon Interposer硅中介层位于封装基板上方FPGA裸片下方的薄层。这个是一块无源的硅片内部包含多层高密度金属布线和垂直导电通道TSV。它相当于一个“芯片级的高密度PCB”负责将多个FPGA裸片并排连接起来。FPGA Die (SLR)SLR0、SLR1、SLR2、SLR3。这意味着原本需要制造一整块超大芯片的FPGA被拆分成了4个独立的、可单独测试的FPGA切片。图中它们并排贴装在中介层上共同构成一个完整的超大容量FPGA。FPGA设计逻辑横跨多个SLR的问题额外延迟跨SLR通信会引入“Inter-SLR Compensation (ISC)”惩罚-。具体延迟取决于穿越方式垂直穿越消耗1条SLL延迟约8-11ns而最坏情况的对角线穿越非相邻SLR延迟可达10-16ns-12。时钟频率下降这种高延迟会直接压低设计的最大时钟频率Fmax。研究指出跨SLR的数据通路可能需要将目标频率限制在450MHz以下-。在复杂设计中频繁的跨域甚至可能导致时钟频率从450MHz骤降至230MHz-。布线拥塞与关键路径跨SLR的连接会占用宝贵的SLL资源在边界处极易形成布线拥塞进一步恶化时序-。跨越两个SLR的路径即使中间插入了寄存器也可能成为关键路径限制整个系统的性能。SLL资源稀缺SLL是跨SLR通信的唯一数据连接资源非常有限例如每个边界约23k条是设计中需要精打细算的紧张资源-。功耗上升SLL线由于尺寸更大其单位功耗高于SLR内部互连。设计中应尽可能避免或减少使用SLL以控制功耗二、xilinx的FPGA芯片采用了多SSI堆叠技术的芯片利用堆叠硅片互联技术的 Virtex-7 FPGA 器件 Virtex-7 FPGA Virtex-7 T 7V585T 7V1500T 7V2000T Virtex-7 XT 7VX330T 7VX415T 7VX485T 7VX550T 7VX690T 7VX980T 7VX1140T Virtex-7 HT 7VH290T 7VH580T 7VH870T三、逻辑设计要注意的问题SSI stacked Silicon Interconnect硅片堆叠技术SLR Super Logic Region超级逻辑区域SLR也就是一个FPGA的逻辑Die;在某些xilinx的FPGA芯片器件中使用对接硅片互联SSI技术这类器件中全部可用资源被划分为多个超级逻辑区域SLR.使用 SSI 技术器件时重要的是确保 Vivado HLS 创建的逻辑适用于单一 SLR 内。SSI (Stacked Silicon Interconnect)赛灵思用于将多个芯片die集成在单个封装内的技术。它本质上是将多个FPGA芯片“缝合”在一起使其表现得像一个大型FPGA。优势突破单芯片光罩尺寸限制容量更大。SLR (Super Logic Region)SSI芯片内的单个芯片die或逻辑区域。一个SSI器件由多个SLR组成。SLR利用率 vs. 器件总利用率Vivado报告会显示资源使用在单个SLR层面的分布以及整个芯片的汇总情况。布局Placement与布线Routing必须考虑SLR边界。跨越SLR边界进行通信通过硅中介层或SSI接口在延迟、带宽和时序收敛方面需要付出高昂代价。SLR之间的布线资源有限且速度较慢。拥塞/布线Congestion/RoutingSLR间的布线跨SLR布线是有限的会成为瓶颈。