简介DE2-115 FPGA开发套件资料包为基于Cyclone IV的FPGA学习者与开发者提供了一站式技术参考涵盖数据手册、硬件参考设计与完整程序实例适合高校数字电路实验、嵌入式系统课程设计及工业接口验证等场景。压缩包共2000个文件大小约206.93MB其中v/tdf/sof等FPGA设计文件与Quartus工程配置qpf/qsf用于工程编译与下载pdf数据手册提供芯片规格与引脚说明c/h文件为Nios II软核例程源码并包含丰富外设实验如SOPC、音频播放与SD卡读写。资料内预置多个验证过的参考工程可直接打开综合仿真也可通过阅读Verilog/VHDL实例理解状态机、数字滤波、总线桥接等典型设计方法配合硬件参考设计能快速完成从逻辑编写到板上调试的完整流程。此外mif/hex初始化文件、sdc时序约束及txt说明文档一应俱全目录结构清晰方便按模块检索目前已吸引600人学习适合不同层级的开发者系统查阅与实践。1. 拿到了DE2-115资料包先建立工程化排错主线DE2-115 开发套件的资料包经常以 zip 形式在工程师之间流传里面装着数据手册、硬件参考设计和一批程序实例。第一次接触 Altera 板卡的人解压后习惯先翻 Schematic再从 Demonstration 里随便挑一个工程编译结果要么 Quartus 版本对不上要么 sof 下载后板子没有任何反应。DE2-115 不是一颗裸芯片它是一整套有固定引脚、固定时钟、固定电源树的硬件系统资料包里的内容只有按“环境、硬件、工程、调试验证”这条主线重新组织才算真正用起来。下面要讲的路径围绕 Cyclone IV E 系列 EP4CE115 这颗芯片展开怎么装环境让 Quartus 认出 USB-Blaster怎么从原理图反推引脚约束怎么把官方程序实例改造成自己的最小工程最后用 SignalTap 做板上验证。适合正在做 FPGA 入门的人也给做过两三块板子的工程师提供迁移模板。板子上那两片 SDRAM 不是摆设资料包里真正值钱的是“引脚已经锁好、时序已经测试过”的参考设计。2. 开发环境与USB-Blaster驱动让Quartus认出DE2-1152.1 Quartus版本选择Cyclone IV E只吃13.0sp1这一代工具链EP4CE115F29C7 属于 Cyclone IV E 系列这个系列的器件支持在 Altera Quartus II 时代就已经固化。Quartus Prime 18.1 Lite 之后的版本把 Cyclone IV 从器件列表里拿掉了直接装新版本会连芯片型号都搜不到更别提编译 demo。常见做法是装 Quartus II 13.0sp1这是 DE2-115 官方演示工程最常用的工具链版本Quartus 16.1 也可以用但部分老工程的 IP 核需要重新生成。Quartus 版本对 Cyclone IV E 的支持说明Quartus II 13.0sp1完整支持DE2-115 官方 demo 最常见兼容性好Quartus II 14.x/16.1完整支持Web Edition 免费界面接近老版Quartus Prime 17.1支持需要 Standard Edition 授权Quartus Prime 18.1 Lite不支持Lite 只覆盖 Cyclone 10 及新器件Quartus Prime 20.1不支持新工程建议直接用 standalone 老版本选 13.0sp1 还有一个现实原因资料包里的程序实例大多是 2010 到 2015 年之间做的工程文件里的 IP 核版本、qsf 语法和当前工具链差异很大。直接用新版本打开IP 核要逐个升级SDRAM 控制器和 PLL 的重新生成过程很容易让人放弃。老版本工具链虽然界面旧但是打开官方工程就是一次编译通过节省的时间远大于忍受界面的成本。2.2 USB-Blaster驱动安装与硬件ID验证USB-Blaster 在 Windows 10/11 上经常被识别成未知设备原因是老版本 Altera 驱动的数字签名和现代 Windows 的强制签名策略不兼容。安装路径在 Quartus 安装目录下的drivers/usb-blaster不要用操作系统自动搜索手动指定路径更可靠。# Windows 下查看 USB-Blaster 的硬件 ID设备管理器里同样能看到 # USB\VID_09FBPID_6001 是 Altera USB-Blaster 的固定标识 pnputil /enum-devices /connected | Select-String -Pattern 09FB|6001|Altera驱动安装的完整步骤是插上板卡左上角 USB-Blaster 口设备管理器里找到带黄色感叹号的未知设备右键更新驱动选择“浏览我的电脑以查找驱动”路径填C:\altera\13.0sp1\quartus\drivers\usb-blaster安装过程中勾选“始终信任来自 Altera 的软件”。如果提示驱动未签名需要先重启进入“禁用驱动程序强制签名”模式设置、恢复、高级启动重启后选“疑难解答、高级选项、启动设置”按数字键 7 进入禁用签名模式再重新安装一次。提示部分机器插 USB 3.0 口会偶发识别不到插回 USB 2.0 口能解决另外优先使用板卡自带的 USB-Blaster 接口不要外接第三方下载器。2.3 上电后先跑JTAG链检测驱动装好先别急着编译工程用 Quartus Programmer 检测 JTAG 链确认软件和硬件真的连通了。打开quartus/bin64/quartus_pgmw.exe点击 Hardware Setup如果列表里出现 USB-Blaster说明下载器被识别。命令行方式更直接# 列出当前 JTAG 链上的所有设备 quartus_pgm -c USB-Blaster -l # 直接把编译好的 sof 文件下载到 FPGA 内部 RAM quartus_pgm -c USB-Blaster -m JTAG -o p;output_files/top.sof-c指定编程器名称-m指定配置模式-o后面的p表示 Program分号后跟文件路径。执行后如果提示Chain contains 2 devices属于正常DE2-115 的 JTAG 链上除了 FPGA 还有 EPCS64 配置芯片。下载 sof 后只对当前上电周期生效断电即丢失要固化到 EPCS64 得切到 AS 模式用-m AS -o p;top.pof写入。板卡左上角的 RUN/PROG 开关在下载时放在 PROG正常运行放在 RUN这个开关经常被忽略板子没反应时先检查它。3. 硬件参考设计把原理图翻译成能编译的引脚约束3.1 时钟、复位、配置与电源DE2-115最小系统先对齐“FPGA 最小系统”五个要素里时钟、复位、配置、电源、IO 在这块板子上全部已经布置好了。50MHz 有源晶振接在 FPGA 的全局时钟引脚 CLOCK_50 上板上按键 KEY0 按下时输出低电平常被用作整个工程的异步复位输入。板卡上电后由 EPCS64 配置芯片决定 FPGA 加载行为JTAG 和 AS 两种模式通过 RUN/PROG 开关切换资料包中的原理图会把这些连接关系清清楚楚地标出来。关键器件型号或参数数量FPGAEP4CE115F29C7Cyclone IV E1配置芯片EPCS641SDRAM16M x 16共 64MB2SRAM1M x 16共 4MB2系统时钟50MHz 有源晶振1按键KEY0 - KEY34拨码开关SW0 - SW1718硬件参考设计这块资料包里最应该先读的不是 FPGA 数据手册而是板级原理图里 FPGA 周围的电源树。Cyclone IV E 是多 bank 供电架构不同 bank 的 VCCIO 电压不一样SDRAM 所在 bank 和 LED 所在 bank 的电平标准可能完全不同。做设计前先查原理图里每个 bank 的 VCCIO 标注再决定 IO_STANDARD 填什么这是移植官方 demo 到自研板卡时最容易翻车的地方直接照抄别人工程里的电平标准会烧接口。3.2 从原理图到QSFCLOCK_50的约束写法与Pin Planner配套Quartus 工程里引脚关系写在.qsf文件里官方参考设计的 qsf 已经把所有引脚定义好直接复制能用。但很多资料包里的 qsf 是针对特定 demo 工程的引脚名字和你自己写的顶层模块对不上所以还是要会手写。以最常用的系统时钟为例# 把顶层模块里的 clk_50 信号分配到 FPGA 的 Y2 引脚 set_location_assignment PIN_Y2 -to clk_50 set_instance_assignment -name IO_STANDARD 3.3-V LVTTL -to clk_50 set_instance_assignment -name INPUT_TERMINATION -to clk_50 # 创建 50MHz 主时钟约束供时序分析器使用 create_clock -name clk_50 -period 20.000 -waveform { 0.000 10.000 } [get_ports { clk_50 }]set_location_assignment把逻辑端口绑定到物理引脚PIN_Y2是 DE2-115 原理图上 50MHz 晶振所在的 FPGA 引脚具体编号无论哪块板子都以原理图标注为准。IO_STANDARD必须和该 bank 的 VCCIO 一致DE2-115 的配置系统给 CLOCK_50 供电是 3.3V所以用 3.3-V LVTTL。最后一条create_clock写进.sdc文件20ns 周期对应 50MHz时序分析器只有知道时钟频率才会去检查你的路径是否满足要求。图形化操作在 Pin Planner 里完成Assignment、Pin Planner打开后左边是工程所有顶层端口右边是芯片封装图在 Location 列输入引脚号软件自动生成 qsf 语句。效率更高的是从原理图 PDF 里把关键网络名复制出来在 Pin Planner 的底部分组过滤里搜索比如输入KEY[0]就能定位到按键对应的引脚。写完布局后用 Processing、Start Compilation 编译编译报告里的 Fitter Pin Connection File 会给出完整映射表拿它和原理图逐条核对能挑出一半以上“下载后没反应”的问题。3.3 bank电压与IO标准LVDS、RGMII、MIPI第一道门槛DE2-115 的参考设计里常见三类 IO 标准普通外设用 3.3V LVTTL/LVCMOSSDRAM 数据线用 3.3V LVTTL 但带严格时序HSMC 扩展口上支持 LVDS 差分。很多 FPGA 工程师第一次在板上跑 LVDS 接收时遇到数据全乱问题往往不是逻辑写错而是 qsf 里漏了差分约束# LVDS 差分对约束模板TX 差分输出 set_location_assignment PIN_XX -to lvds_tx_p set_location_assignment PIN_XY -to lvds_tx_n set_instance_assignment -name IO_STANDARD LVDS -to lvds_tx_p set_instance_assignment -name IO_STANDARD LVDS -to lvds_tx_n差分信号的正负端必须在同一对引脚上IO_STANDARD 要填LVDS而不是 LVTTL否则综合器直接报错或者烧不进去。RGMII 千兆以太网接口也是同样的逻辑引脚电平 2.5V 还是 3.3V 完全由 PHY 芯片和 FPGA bank 的 VCCIO 决定照抄参考资料前先看 VCCIO。高速接口的预加重、均衡参数都由硬核或 IO 逻辑控制这些都排在了 bank 电压之后电压错了其它全是空谈。4. 程序实例流水灯、UART回环与SDRAM读写改造4.1 LED流水灯的最小工程目录、qsf、Verilog一次到位拿到资料包后不要直接找大工程下手先搭一个能把板子点亮的最小工程。目录结构按模块划分后续加代码不会乱de2_115_led/ ├── rtl/ │ └── top.v ├── cons/ │ ├── de2_115.qsf │ └── de2_115.sdc ├── ip/ │ └── pll/ └── output_files/Quartus 新建工程时器件型号选 EP4CE115F29C7综合工具默认用 Quartus 自带的 Analysis Synthesis不需要额外配置。以下是一个完整的 8 位 LED 流水灯顶层文件// top.vDE2-115 上 50MHz 时钟1 秒左移一次 module top ( input wire clk_50, // 板上 50MHz 晶振 input wire rst_n, // KEY0 低有效复位 output reg [7:0] led // 8 个用户 LED ); reg [25:0] cnt; // 50MHz 下计满 50000000 正好 1 秒 always (posedge clk_50 or negedge rst_n) begin if (~rst_n) cnt 26d0; else if (cnt 26d49_999_999) cnt 26d0; else cnt cnt 1b1; end // 每秒循环左移LED 单点循环亮 always (posedge clk_50 or negedge rst_n) begin if (~rst_n) led 8b0000_0001; else if (cnt 26d49_999_999) led {led[6:0], led[7]}; end endmodule计数器cnt的位宽是 26 位因为 50MHz 计数到 1 秒需要 50000000二进制需要 26 位。判断条件写49_999_999而不是50_000_000因为计数从 0 开始计满 50000000 个周期才回零。rst_n按下为低电平if 判断里写~rst_n这样 KEY0 没按下时高电平FPGA 正常运行。读者移植到其他板卡时把49_999_999改成自己时钟频率减一就行比如 25MHz 时钟改成24_999_999。4.2 UART回环PC发0x55FPGA原样返回LED 亮起来之后下一步建议做 UART 回环。DE2-115 板上有 USB-UART 桥接芯片插上 USB 线在设备管理器里会多出一个 COM 口。回环的意义是验证一整条数据通路PC 串口发送、FPGA 接收、FPGA 发送、PC 串口接收链路里任何一环出错都能立刻发现。波特率分频是第一个参数波特率50MHz 时钟下的分频系数实际误差96005208约 0.02%384001302约 0.05%115200434约 0.006%分频系数用50000000 / 波特率四舍五入得到。下面是 UART 发送模块核心逻辑只处理一字节发送接收模块原理对称// uart_tx 核心发送逻辑115200bps8N1LSB 先发 localparam DIV 16d434; // 分频系数由波特率表决定 reg [3:0] bit_cnt; // 当前发送到第几个 bit reg [15:0] baud_cnt; // 波特率分频计数 reg [7:0] data_reg; // 锁存待发送数据 reg busy; always (posedge clk_50 or negedge rst_n) begin if (~rst_n) begin txd 1b1; // 空闲态 TX 保持高 busy 1b0; bit_cnt 4d0; baud_cnt 16d0; end else if (~busy) begin if (tx_start) begin data_reg tx_data; txd 1b0; // 拉低发出起始位 bit_cnt 4d1; // 从第 1 个数据位开始 busy 1b1; end end else if (baud_cnt DIV - 1b1) begin baud_cnt 16d0; if (bit_cnt 4d8) txd data_reg[bit_cnt - 1b1]; // LSB 先发 else txd 1b1; // 停止位输出高电平 bit_cnt bit_cnt 1b1; if (bit_cnt 4d9) busy 1b0; end else baud_cnt baud_cnt 1b1; end串口没有时钟线收发双方用约定好的波特率对齐所以要靠baud_cnt制造出每个 bit 的宽度。DIV434表示每 434 个 50MHz 时钟周期翻转一次电平状态对应 115200bps。txd在空闲时保持高电平检测到tx_start后先拉低一个 bit 宽度作为起始位再依次送出 data_reg[0] 到 data_reg[7]最后输出停止位高电平。顶层模块里把 RX 收到的数据直接接到 TX 的tx_dataPC 发什么就回什么。串口助手配置选 115200、8 数据位、无校验、1 停止位发 0x55 能原样收到 0x55说明通路正常。4.3 SDRAM读写三个必踩的坑与IP化方案SDRAM 是 DE2-115 上最复杂的控制对象资料包里通常带着一个DE2_115_SDRAM演示工程。不要幻想着拿 Verilog 写个状态机往里面填地址就行SDRAM 需要上电初始化、定期刷新、行激活、列读写漏掉任何一步数据都是错的。官方工程里用 MegaWizard 生成的 SDRAM Controller IP把时序参数填进去就能当普通 RAM 用这个方向最稳。SDRAM 时序参数典型值说明刷新周期8192 次 / 64ms必须周期触发否则数据丢失tRCD18ns行激活到列命令间隔tRP18ns预充电到下次激活间隔CAS Latency3100MHz 时钟下建议 3突发长度1单次读写 16bit 足够用第一个坑是初始化顺序SDRAM 上电后必须等 200us完成预充电、至少 8 次刷新、设置模式寄存器四步直接读写地址返回的是垃圾数据。第二个坑是刷新请求优先级刷新命令会打断正在进行的读写如果状态机没有把刷新处理成“当前操作结束后插入”会和读写请求打架。第三个坑是地址映射SDRAM 地址由行地址、列地址、bank 三部分组成直接按线性地址访问需要在控制器里做地址换算官方 demo 的sdram_addr已经处理好了移植时不要自作主张改地址位宽。用 IP 核方案上面这些全部交给配置界面唯一要改的是根据型号把时序参数填对这也是我在实际项目中面对 SDRAM 的标准做法。5. SignalTap板级验证和工程迁移模板5.1 用SignalTap抓UART回环的波形软件仿真一堆数据全对上板就翻车这是 FPGA 开发的常态SignalTap II 就是解决这个问题的片上逻辑分析仪。它在编译时把探针逻辑嵌入 FPGA通过 JTAG 把内部信号实时读回 Quartus抓取时机和深度由触发条件控制。在 qsf 里挂上 .stp 文件# 工程配置里添加 SignalTap 文件 set_global_assignment -name SIGNALTAP_FILE uart_loopback.stp set_global_assignment -name SIGNALTAP_OUTPUT_FILE output_files/uart_loopback.stpSignalTap 配置时只做三件事选择采样时钟clk_50把rxd、txd、rdata、rvalid添加为探针信号采集深度选 4K 样本。采集深度越深占的资源越多4K 样本足够抓完整一次 UART 接收。触发条件设置成rvalid上升沿然后回 PC 串口发送 0x55SignalTap 会捕捉到完整过程rxd 上出现低电平起始位紧跟着 01010101 八个数据位rdata 在 rvalid 拉高时变成0x55txd 上接着出现串行波形。看到这条链路后剩下的事情就是把探针换成 SDRAM 的数据总线同样方法验证读写。5.2 常见排错对照表和迁移清单现象优先检查处理方式sof 能下载但板子无反应RUN/PROG 开关位置、复位极性开关拨到 RUN确认 KEY0 低有效UART 回环乱码COM 口波特率、分频系数核对时钟频率与 DIV 是否匹配SDRAM 读写返回全 F初始化时序、刷新周期用官方 demo 时序参数改成 50MHz 验证编译报引脚冲突qsf 中引脚重复分配Pin Planner 里搜索重复网络名删除把官方 demo 迁移到自研板卡时我的固定流程是先复制一份官方工程保留原始 qsf 不动然后全局替换 qsf 里所有PIN_xxx为新板原理图标注的引脚再检查create_clock的频率是否与新板晶振一致最后编译看 Fitter 报告里的未分配引脚列表逐个确认。整个流程走完后SignalTap 的 .stp 文件也直接复制一份只改探针信号名新板卡五分钟就能挂上调试通道。用这套模板DE2-115 资料包里的程序实例价值会成倍放大因为你不是在读代码而是拿到一组“已经被验证过的硬件行为基准”照着它改引脚、改时序、改 IP 参数一块新板卡的最小系统通常两天内就能跑通。本文还有配套的精品资源点击获取 DE2-115 FPGA开发实战：从Quartus环境到SignalTap调试
简介DE2-115 FPGA开发套件资料包为基于Cyclone IV的FPGA学习者与开发者提供了一站式技术参考涵盖数据手册、硬件参考设计与完整程序实例适合高校数字电路实验、嵌入式系统课程设计及工业接口验证等场景。压缩包共2000个文件大小约206.93MB其中v/tdf/sof等FPGA设计文件与Quartus工程配置qpf/qsf用于工程编译与下载pdf数据手册提供芯片规格与引脚说明c/h文件为Nios II软核例程源码并包含丰富外设实验如SOPC、音频播放与SD卡读写。资料内预置多个验证过的参考工程可直接打开综合仿真也可通过阅读Verilog/VHDL实例理解状态机、数字滤波、总线桥接等典型设计方法配合硬件参考设计能快速完成从逻辑编写到板上调试的完整流程。此外mif/hex初始化文件、sdc时序约束及txt说明文档一应俱全目录结构清晰方便按模块检索目前已吸引600人学习适合不同层级的开发者系统查阅与实践。1. 拿到了DE2-115资料包先建立工程化排错主线DE2-115 开发套件的资料包经常以 zip 形式在工程师之间流传里面装着数据手册、硬件参考设计和一批程序实例。第一次接触 Altera 板卡的人解压后习惯先翻 Schematic再从 Demonstration 里随便挑一个工程编译结果要么 Quartus 版本对不上要么 sof 下载后板子没有任何反应。DE2-115 不是一颗裸芯片它是一整套有固定引脚、固定时钟、固定电源树的硬件系统资料包里的内容只有按“环境、硬件、工程、调试验证”这条主线重新组织才算真正用起来。下面要讲的路径围绕 Cyclone IV E 系列 EP4CE115 这颗芯片展开怎么装环境让 Quartus 认出 USB-Blaster怎么从原理图反推引脚约束怎么把官方程序实例改造成自己的最小工程最后用 SignalTap 做板上验证。适合正在做 FPGA 入门的人也给做过两三块板子的工程师提供迁移模板。板子上那两片 SDRAM 不是摆设资料包里真正值钱的是“引脚已经锁好、时序已经测试过”的参考设计。2. 开发环境与USB-Blaster驱动让Quartus认出DE2-1152.1 Quartus版本选择Cyclone IV E只吃13.0sp1这一代工具链EP4CE115F29C7 属于 Cyclone IV E 系列这个系列的器件支持在 Altera Quartus II 时代就已经固化。Quartus Prime 18.1 Lite 之后的版本把 Cyclone IV 从器件列表里拿掉了直接装新版本会连芯片型号都搜不到更别提编译 demo。常见做法是装 Quartus II 13.0sp1这是 DE2-115 官方演示工程最常用的工具链版本Quartus 16.1 也可以用但部分老工程的 IP 核需要重新生成。Quartus 版本对 Cyclone IV E 的支持说明Quartus II 13.0sp1完整支持DE2-115 官方 demo 最常见兼容性好Quartus II 14.x/16.1完整支持Web Edition 免费界面接近老版Quartus Prime 17.1支持需要 Standard Edition 授权Quartus Prime 18.1 Lite不支持Lite 只覆盖 Cyclone 10 及新器件Quartus Prime 20.1不支持新工程建议直接用 standalone 老版本选 13.0sp1 还有一个现实原因资料包里的程序实例大多是 2010 到 2015 年之间做的工程文件里的 IP 核版本、qsf 语法和当前工具链差异很大。直接用新版本打开IP 核要逐个升级SDRAM 控制器和 PLL 的重新生成过程很容易让人放弃。老版本工具链虽然界面旧但是打开官方工程就是一次编译通过节省的时间远大于忍受界面的成本。2.2 USB-Blaster驱动安装与硬件ID验证USB-Blaster 在 Windows 10/11 上经常被识别成未知设备原因是老版本 Altera 驱动的数字签名和现代 Windows 的强制签名策略不兼容。安装路径在 Quartus 安装目录下的drivers/usb-blaster不要用操作系统自动搜索手动指定路径更可靠。# Windows 下查看 USB-Blaster 的硬件 ID设备管理器里同样能看到 # USB\VID_09FBPID_6001 是 Altera USB-Blaster 的固定标识 pnputil /enum-devices /connected | Select-String -Pattern 09FB|6001|Altera驱动安装的完整步骤是插上板卡左上角 USB-Blaster 口设备管理器里找到带黄色感叹号的未知设备右键更新驱动选择“浏览我的电脑以查找驱动”路径填C:\altera\13.0sp1\quartus\drivers\usb-blaster安装过程中勾选“始终信任来自 Altera 的软件”。如果提示驱动未签名需要先重启进入“禁用驱动程序强制签名”模式设置、恢复、高级启动重启后选“疑难解答、高级选项、启动设置”按数字键 7 进入禁用签名模式再重新安装一次。提示部分机器插 USB 3.0 口会偶发识别不到插回 USB 2.0 口能解决另外优先使用板卡自带的 USB-Blaster 接口不要外接第三方下载器。2.3 上电后先跑JTAG链检测驱动装好先别急着编译工程用 Quartus Programmer 检测 JTAG 链确认软件和硬件真的连通了。打开quartus/bin64/quartus_pgmw.exe点击 Hardware Setup如果列表里出现 USB-Blaster说明下载器被识别。命令行方式更直接# 列出当前 JTAG 链上的所有设备 quartus_pgm -c USB-Blaster -l # 直接把编译好的 sof 文件下载到 FPGA 内部 RAM quartus_pgm -c USB-Blaster -m JTAG -o p;output_files/top.sof-c指定编程器名称-m指定配置模式-o后面的p表示 Program分号后跟文件路径。执行后如果提示Chain contains 2 devices属于正常DE2-115 的 JTAG 链上除了 FPGA 还有 EPCS64 配置芯片。下载 sof 后只对当前上电周期生效断电即丢失要固化到 EPCS64 得切到 AS 模式用-m AS -o p;top.pof写入。板卡左上角的 RUN/PROG 开关在下载时放在 PROG正常运行放在 RUN这个开关经常被忽略板子没反应时先检查它。3. 硬件参考设计把原理图翻译成能编译的引脚约束3.1 时钟、复位、配置与电源DE2-115最小系统先对齐“FPGA 最小系统”五个要素里时钟、复位、配置、电源、IO 在这块板子上全部已经布置好了。50MHz 有源晶振接在 FPGA 的全局时钟引脚 CLOCK_50 上板上按键 KEY0 按下时输出低电平常被用作整个工程的异步复位输入。板卡上电后由 EPCS64 配置芯片决定 FPGA 加载行为JTAG 和 AS 两种模式通过 RUN/PROG 开关切换资料包中的原理图会把这些连接关系清清楚楚地标出来。关键器件型号或参数数量FPGAEP4CE115F29C7Cyclone IV E1配置芯片EPCS641SDRAM16M x 16共 64MB2SRAM1M x 16共 4MB2系统时钟50MHz 有源晶振1按键KEY0 - KEY34拨码开关SW0 - SW1718硬件参考设计这块资料包里最应该先读的不是 FPGA 数据手册而是板级原理图里 FPGA 周围的电源树。Cyclone IV E 是多 bank 供电架构不同 bank 的 VCCIO 电压不一样SDRAM 所在 bank 和 LED 所在 bank 的电平标准可能完全不同。做设计前先查原理图里每个 bank 的 VCCIO 标注再决定 IO_STANDARD 填什么这是移植官方 demo 到自研板卡时最容易翻车的地方直接照抄别人工程里的电平标准会烧接口。3.2 从原理图到QSFCLOCK_50的约束写法与Pin Planner配套Quartus 工程里引脚关系写在.qsf文件里官方参考设计的 qsf 已经把所有引脚定义好直接复制能用。但很多资料包里的 qsf 是针对特定 demo 工程的引脚名字和你自己写的顶层模块对不上所以还是要会手写。以最常用的系统时钟为例# 把顶层模块里的 clk_50 信号分配到 FPGA 的 Y2 引脚 set_location_assignment PIN_Y2 -to clk_50 set_instance_assignment -name IO_STANDARD 3.3-V LVTTL -to clk_50 set_instance_assignment -name INPUT_TERMINATION -to clk_50 # 创建 50MHz 主时钟约束供时序分析器使用 create_clock -name clk_50 -period 20.000 -waveform { 0.000 10.000 } [get_ports { clk_50 }]set_location_assignment把逻辑端口绑定到物理引脚PIN_Y2是 DE2-115 原理图上 50MHz 晶振所在的 FPGA 引脚具体编号无论哪块板子都以原理图标注为准。IO_STANDARD必须和该 bank 的 VCCIO 一致DE2-115 的配置系统给 CLOCK_50 供电是 3.3V所以用 3.3-V LVTTL。最后一条create_clock写进.sdc文件20ns 周期对应 50MHz时序分析器只有知道时钟频率才会去检查你的路径是否满足要求。图形化操作在 Pin Planner 里完成Assignment、Pin Planner打开后左边是工程所有顶层端口右边是芯片封装图在 Location 列输入引脚号软件自动生成 qsf 语句。效率更高的是从原理图 PDF 里把关键网络名复制出来在 Pin Planner 的底部分组过滤里搜索比如输入KEY[0]就能定位到按键对应的引脚。写完布局后用 Processing、Start Compilation 编译编译报告里的 Fitter Pin Connection File 会给出完整映射表拿它和原理图逐条核对能挑出一半以上“下载后没反应”的问题。3.3 bank电压与IO标准LVDS、RGMII、MIPI第一道门槛DE2-115 的参考设计里常见三类 IO 标准普通外设用 3.3V LVTTL/LVCMOSSDRAM 数据线用 3.3V LVTTL 但带严格时序HSMC 扩展口上支持 LVDS 差分。很多 FPGA 工程师第一次在板上跑 LVDS 接收时遇到数据全乱问题往往不是逻辑写错而是 qsf 里漏了差分约束# LVDS 差分对约束模板TX 差分输出 set_location_assignment PIN_XX -to lvds_tx_p set_location_assignment PIN_XY -to lvds_tx_n set_instance_assignment -name IO_STANDARD LVDS -to lvds_tx_p set_instance_assignment -name IO_STANDARD LVDS -to lvds_tx_n差分信号的正负端必须在同一对引脚上IO_STANDARD 要填LVDS而不是 LVTTL否则综合器直接报错或者烧不进去。RGMII 千兆以太网接口也是同样的逻辑引脚电平 2.5V 还是 3.3V 完全由 PHY 芯片和 FPGA bank 的 VCCIO 决定照抄参考资料前先看 VCCIO。高速接口的预加重、均衡参数都由硬核或 IO 逻辑控制这些都排在了 bank 电压之后电压错了其它全是空谈。4. 程序实例流水灯、UART回环与SDRAM读写改造4.1 LED流水灯的最小工程目录、qsf、Verilog一次到位拿到资料包后不要直接找大工程下手先搭一个能把板子点亮的最小工程。目录结构按模块划分后续加代码不会乱de2_115_led/ ├── rtl/ │ └── top.v ├── cons/ │ ├── de2_115.qsf │ └── de2_115.sdc ├── ip/ │ └── pll/ └── output_files/Quartus 新建工程时器件型号选 EP4CE115F29C7综合工具默认用 Quartus 自带的 Analysis Synthesis不需要额外配置。以下是一个完整的 8 位 LED 流水灯顶层文件// top.vDE2-115 上 50MHz 时钟1 秒左移一次 module top ( input wire clk_50, // 板上 50MHz 晶振 input wire rst_n, // KEY0 低有效复位 output reg [7:0] led // 8 个用户 LED ); reg [25:0] cnt; // 50MHz 下计满 50000000 正好 1 秒 always (posedge clk_50 or negedge rst_n) begin if (~rst_n) cnt 26d0; else if (cnt 26d49_999_999) cnt 26d0; else cnt cnt 1b1; end // 每秒循环左移LED 单点循环亮 always (posedge clk_50 or negedge rst_n) begin if (~rst_n) led 8b0000_0001; else if (cnt 26d49_999_999) led {led[6:0], led[7]}; end endmodule计数器cnt的位宽是 26 位因为 50MHz 计数到 1 秒需要 50000000二进制需要 26 位。判断条件写49_999_999而不是50_000_000因为计数从 0 开始计满 50000000 个周期才回零。rst_n按下为低电平if 判断里写~rst_n这样 KEY0 没按下时高电平FPGA 正常运行。读者移植到其他板卡时把49_999_999改成自己时钟频率减一就行比如 25MHz 时钟改成24_999_999。4.2 UART回环PC发0x55FPGA原样返回LED 亮起来之后下一步建议做 UART 回环。DE2-115 板上有 USB-UART 桥接芯片插上 USB 线在设备管理器里会多出一个 COM 口。回环的意义是验证一整条数据通路PC 串口发送、FPGA 接收、FPGA 发送、PC 串口接收链路里任何一环出错都能立刻发现。波特率分频是第一个参数波特率50MHz 时钟下的分频系数实际误差96005208约 0.02%384001302约 0.05%115200434约 0.006%分频系数用50000000 / 波特率四舍五入得到。下面是 UART 发送模块核心逻辑只处理一字节发送接收模块原理对称// uart_tx 核心发送逻辑115200bps8N1LSB 先发 localparam DIV 16d434; // 分频系数由波特率表决定 reg [3:0] bit_cnt; // 当前发送到第几个 bit reg [15:0] baud_cnt; // 波特率分频计数 reg [7:0] data_reg; // 锁存待发送数据 reg busy; always (posedge clk_50 or negedge rst_n) begin if (~rst_n) begin txd 1b1; // 空闲态 TX 保持高 busy 1b0; bit_cnt 4d0; baud_cnt 16d0; end else if (~busy) begin if (tx_start) begin data_reg tx_data; txd 1b0; // 拉低发出起始位 bit_cnt 4d1; // 从第 1 个数据位开始 busy 1b1; end end else if (baud_cnt DIV - 1b1) begin baud_cnt 16d0; if (bit_cnt 4d8) txd data_reg[bit_cnt - 1b1]; // LSB 先发 else txd 1b1; // 停止位输出高电平 bit_cnt bit_cnt 1b1; if (bit_cnt 4d9) busy 1b0; end else baud_cnt baud_cnt 1b1; end串口没有时钟线收发双方用约定好的波特率对齐所以要靠baud_cnt制造出每个 bit 的宽度。DIV434表示每 434 个 50MHz 时钟周期翻转一次电平状态对应 115200bps。txd在空闲时保持高电平检测到tx_start后先拉低一个 bit 宽度作为起始位再依次送出 data_reg[0] 到 data_reg[7]最后输出停止位高电平。顶层模块里把 RX 收到的数据直接接到 TX 的tx_dataPC 发什么就回什么。串口助手配置选 115200、8 数据位、无校验、1 停止位发 0x55 能原样收到 0x55说明通路正常。4.3 SDRAM读写三个必踩的坑与IP化方案SDRAM 是 DE2-115 上最复杂的控制对象资料包里通常带着一个DE2_115_SDRAM演示工程。不要幻想着拿 Verilog 写个状态机往里面填地址就行SDRAM 需要上电初始化、定期刷新、行激活、列读写漏掉任何一步数据都是错的。官方工程里用 MegaWizard 生成的 SDRAM Controller IP把时序参数填进去就能当普通 RAM 用这个方向最稳。SDRAM 时序参数典型值说明刷新周期8192 次 / 64ms必须周期触发否则数据丢失tRCD18ns行激活到列命令间隔tRP18ns预充电到下次激活间隔CAS Latency3100MHz 时钟下建议 3突发长度1单次读写 16bit 足够用第一个坑是初始化顺序SDRAM 上电后必须等 200us完成预充电、至少 8 次刷新、设置模式寄存器四步直接读写地址返回的是垃圾数据。第二个坑是刷新请求优先级刷新命令会打断正在进行的读写如果状态机没有把刷新处理成“当前操作结束后插入”会和读写请求打架。第三个坑是地址映射SDRAM 地址由行地址、列地址、bank 三部分组成直接按线性地址访问需要在控制器里做地址换算官方 demo 的sdram_addr已经处理好了移植时不要自作主张改地址位宽。用 IP 核方案上面这些全部交给配置界面唯一要改的是根据型号把时序参数填对这也是我在实际项目中面对 SDRAM 的标准做法。5. SignalTap板级验证和工程迁移模板5.1 用SignalTap抓UART回环的波形软件仿真一堆数据全对上板就翻车这是 FPGA 开发的常态SignalTap II 就是解决这个问题的片上逻辑分析仪。它在编译时把探针逻辑嵌入 FPGA通过 JTAG 把内部信号实时读回 Quartus抓取时机和深度由触发条件控制。在 qsf 里挂上 .stp 文件# 工程配置里添加 SignalTap 文件 set_global_assignment -name SIGNALTAP_FILE uart_loopback.stp set_global_assignment -name SIGNALTAP_OUTPUT_FILE output_files/uart_loopback.stpSignalTap 配置时只做三件事选择采样时钟clk_50把rxd、txd、rdata、rvalid添加为探针信号采集深度选 4K 样本。采集深度越深占的资源越多4K 样本足够抓完整一次 UART 接收。触发条件设置成rvalid上升沿然后回 PC 串口发送 0x55SignalTap 会捕捉到完整过程rxd 上出现低电平起始位紧跟着 01010101 八个数据位rdata 在 rvalid 拉高时变成0x55txd 上接着出现串行波形。看到这条链路后剩下的事情就是把探针换成 SDRAM 的数据总线同样方法验证读写。5.2 常见排错对照表和迁移清单现象优先检查处理方式sof 能下载但板子无反应RUN/PROG 开关位置、复位极性开关拨到 RUN确认 KEY0 低有效UART 回环乱码COM 口波特率、分频系数核对时钟频率与 DIV 是否匹配SDRAM 读写返回全 F初始化时序、刷新周期用官方 demo 时序参数改成 50MHz 验证编译报引脚冲突qsf 中引脚重复分配Pin Planner 里搜索重复网络名删除把官方 demo 迁移到自研板卡时我的固定流程是先复制一份官方工程保留原始 qsf 不动然后全局替换 qsf 里所有PIN_xxx为新板原理图标注的引脚再检查create_clock的频率是否与新板晶振一致最后编译看 Fitter 报告里的未分配引脚列表逐个确认。整个流程走完后SignalTap 的 .stp 文件也直接复制一份只改探针信号名新板卡五分钟就能挂上调试通道。用这套模板DE2-115 资料包里的程序实例价值会成倍放大因为你不是在读代码而是拿到一组“已经被验证过的硬件行为基准”照着它改引脚、改时序、改 IP 参数一块新板卡的最小系统通常两天内就能跑通。本文还有配套的精品资源点击获取